실리콘 기반 전계효과 트랜지스터(Field-Effect Transistor, FET)의 크기가 수 나노미터 사이즈로 축소되고 있음에 따라 향후 궁극적인 전자소자의 물리적 한계에 대한 관심이 높아지고 있습니다. 트랜지스터의 소형화에 따라오는 대표적인 성능 제약은 게이트 길이 감소로 인해 발생하는 짧은 채널 효과(Short Channel Effect)와 누설전류(Off-State Current) 증가이며, 이 두 가지 효과는 트랜지스터의 On/Off ratio에 부정적인 영향을 미치므로 구동에 필요한 전력은 더 이상 소형화에 따른 개선효과를 보지 못하고 한계에 이르렀습니다.

​

 이에 대한 원인은 기존 전계효과 트랜지스터의 열방출 효과(Thermionic Emission)에 기인하며, 트랜지스터 Turn-On 특성인 Subthreshold Swing(SS) 이 물리적인 한계인 60 mV/dec에 머무르게 하고 있습니다. 현재 국제 반도체 기술 로드맵(International Technology Roadmap for Semiconductor)에 따르면 차세대 고성능 반도체 전자소자 기술 확보를 위해서는 4-decade 전류 범위 내에서 최소 60 mV/dec이하의 SS를 극복해야 할 기술로 명시하고 있습니다.

​

 이에 따라 본 연구실에서는 정부 및 대기업(삼성 & SK 하이닉스)의 지원을 받아 2023년부터 2027년까지 저차원 소재를 기반으로 낮은 SS값을 가지는 터널링 트렌지스터 소자를 제작하는 연구[민관공동투자반도체고급인력양성사업]를 수행 중에 있습니다. 개발될 소자는 미래 아주 낮은 구동전력을 갖는 반도체 전자소자로 응용될 수 있습니다. 본 연구에 학생이 적극적으로 참여하고 수행함으로서 반도체 소자설계, 반도체 에피성장, 반도체 소자공정, 반도체 소자측정 등 모든 분야를 아우르는 융합형 반도체 고급인령 양성을 목표로 하고 있습니다.